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    本發明係關於一種積體電路系統，其包括：一第一晶片，其包含經組態以產生一第一週期信號之一第一週期信號產生單元，該第一晶片將自該積體電路系統外部之一電路施加之一第一信號傳輸至一第二晶片及將自該第二晶片傳輸之一第二信號傳輸至該積體電路系統外部之該電路；及該第二晶片，其包含經組態以產生一第二週期信號之一第二週期信號產生單元、經組態以產生對應於該第一週期信號與該第二週期信號之週期之間的一差的碼之一碼產生單元及經組態以藉由使用根據該等碼改變之一延遲值來延遲該第二信號之一延遲單元。
    公开号:TW201320246A
    申请号:TW101101999
    申请日:2012-01-18
    公开日:2013-05-16
    发明作者:Sang-Jin Byeon
    申请人:Hynix Semiconductor Inc；
    IPC主号:G11C7-00
    专利说明:
    積體電路系統及記憶體系統
    本發明之實例性實施例係關於一種積體電路系統。
    本申請案主張於2011年11月2日提出申請之韓國專利申請案第10-2011-0113622號之優先權，該申請案以整體引用之方式併入本文中。
    在一積體電路系統之領域中，用於一半導體裝置之一封裝技術可包含例如小型化及高容量等特徵。各種堆疊式半導體封裝技術可在安裝效率以及小型化及高容量方面提供令人滿意的結果。
    可藉由堆疊個別半導體晶片且同時封裝經堆疊半導體晶片之一方法及堆疊經個別封裝之半導體封裝之一方法製造一堆疊式半導體封裝。一堆疊式半導體封裝之半導體晶片係透過金屬線或穿矽導通體(TSV)電連接。
    在使用金屬線之一習用堆疊式半導體封裝中，由於電信號係透過金屬線來交換，因此一操作速度降低。同樣，由於使用多個金屬線，因此堆疊式半導體封裝之電特性可降格。此外，在習用堆疊式半導體封裝中，由於需要用於形成該等金屬線之額外區域，因此，堆疊式半導體封裝之總大小增加，且由於半導體晶片之線接合需要間隙，因此堆疊式半導體封裝之總高度增加。
    一般而言，使用穿矽導通體之一堆疊式半導體封裝包含經界定以穿過半導體晶片之導通孔、藉由在導通孔中填充一導電物質形成之穿矽導通體及藉由TSV電連接之一上半導體晶片及一下半導體晶片。
    一堆疊式半導體封裝通常包含至少一個主控晶片及複數個從控晶片。主控晶片係控制該複數個從控晶片且與該堆疊式半導體封裝外部之一電路介接之一晶片，且從控晶片係在主控晶片之直接控制下或在透過該主控晶片傳輸之信號之控制下操作之晶片。此後，將以一記憶體系統為例來闡述堆疊式半導體封裝之操作。
    在一記憶體系統中，一主控晶片通常係置於堆疊式半導體封裝中之一最低位置處、自一記憶體控制器被施加以一命令、一位址、資料信號等且將其傳輸至從控晶片的一晶片。該主控晶片亦可充當用於將從控晶片之輸出資料傳輸至記憶體控制器之一介面。複數個從控晶片使用透過主控晶片傳輸之命令及位址儲存或輸出資料。在此實例中，該複數個從控晶片之操作速度可根據處理或PVT(過程、電壓及溫度)條件而變成彼此不同。
    此處，將以一讀取操作為例來闡述該複數個從控晶片之操作速度如何變成彼此不同。當自記憶體控制器施加一讀取命令及一位址時，主控晶片將該讀取命令及該位址傳輸至各別從控晶片。每一從控晶片組合該讀取命令與該位址且產生用於輸出資料之一信號及用於判定經輸出資料被傳輸至主控晶片之一時間之一信號。用於判定經輸出資料被傳輸至主控晶片之一時間之信號通常稱為一選通信號。選通信號係透過不與從控晶片中之一時鐘同步之邏輯產生。就此而言，用於產生選通信號之邏輯之延遲值相依於製造從控晶片所藉由之處理或PVT條件而改變。因此，在各別從控晶片中，選通信號啟動之時間變成彼此不同，且因此，各別從控晶片之輸出資料載入於穿矽導通體上且傳輸至主控晶片之時間變成彼此不同。更具體而言，一偏斜按照一DRAM中所界定之規範中之tAA(資料存取時間)而發生。
    主控晶片使用其中產生或施加至其之時鐘將自複數個從控晶片傳輸之資料傳輸至記憶體控制器。因此，若各別從控晶片之資料被傳輸至主控晶片之時間變成彼此不同，則一限度由於偏斜之發生而降低。
    本發明之一實施例係關於一種積體電路系統，該積體電路系統包含複數個晶片且能夠減小在具有不同操作速度之該複數個晶片當中之操作時序變化。
    根據本發明之一實施例，一種積體電路系統包括：一第一晶片，其包含經組態以產生一第一週期信號之一第一週期信號產生單元，該第一晶片將自該積體電路系統外部之一電路施加之一第一信號傳輸至一第二晶片及將自該第二晶片傳輸之一第二信號傳輸至該積體電路系統外部之該電路；及該第二晶片，其包含經組態以產生一第二週期信號之一第二週期信號產生單元、經組態以產生對應於該第一週期信號與該第二週期信號之週期之間的一差的碼之一碼產生單元及經組態以藉由使用根據該等碼改變之一延遲值來延遲該第二信號之一延遲單元。
    根據本發明之另一實施例，一種積體電路系統包括：一第一晶片，其包含經組態以產生一第一週期信號之一第一週期信號產生單元，該第一晶片將自該積體電路系統外部之一電路施加之一第一信號傳輸至一第二晶片及將自該第二晶片傳輸之一第二信號傳輸至該積體電路系統外部之該電路；及該第二晶片，其包含經組態以產生一第二週期信號之一第二週期信號產生單元、經組態以產生對應於該第一週期信號與該第二週期信號之週期之間的一差的碼之一碼產生單元及經組態以在根據該等碼判定之一時間將該第二信號傳輸至該第一晶片之一輸出控制單元。
    根據本發明之另一實施例，一種記憶體系統包括：一主控晶片，其包含經組態以產生一第一週期信號之一第一週期信號產生單元，該主控晶片將自該記憶體系統外部之一電路施加之一命令、一位址及資料傳輸至一從控晶片及將自該從控晶片傳輸之輸出資料傳輸至該記憶體系統外部之該電路；及該從控晶片，其包括經組態以產生一第二週期信號之一第二週期信號產生單元、經組態以產生對應於該第一週期信號與該第二週期信號之週期之間的一差的碼之一碼產生單元及經組態以在根據該等碼判定之一時間將該輸出資料傳輸至該主控晶片之一資料輸出控制單元。
    根據本發明之另一實施例，一種積體電路系統包括：一第一晶片，其包含經組態以產生一第一週期信號之一第一週期信號產生單元，該第一晶片將自該積體電路系統外部之一電路施加之一第一信號傳輸至一第二晶片及將自該第二晶片傳輸之一第二信號傳輸至該積體電路系統外部之該電路；及該第二晶片，其包含經組態以產生一第二週期信號之一第二週期信號產生單元、經組態以比較該第一週期信號與該第二週期信號之相位且產生碼之一碼產生單元及經組態以藉由使用根據該等碼改變之一延遲值來延遲該第二信號之一延遲單元。
    根據本發明之又一實施例，一種積體電路系統包括：一第一晶片，其包含經組態以產生一第一週期信號之一第一週期信號產生單元，該第一晶片將自該積體電路系統外部之一電路施加之一第一信號傳輸至一第二晶片及將自該第二晶片傳輸之一第二信號傳輸至該積體電路系統外部之該電路；及該第二晶片，其包含經組態以產生一第二週期信號之一第二週期信號產生單元、經組態以比較該第一週期信號與該第二週期信號之相位且產生碼之一碼產生單元及經組態以在根據該等碼判定之一時間將該第二信號傳輸至該第一晶片之一輸出控制單元。
    根據本發明之再一實施例，一種記憶體系統包括：一主控晶片，其包含經組態以產生一第一週期信號之一第一週期信號產生單元，該主控晶片將自該記憶體系統外部之一電路施加之一命令、一位址及資料傳輸至一從控晶片及將自該從控晶片傳輸之傳輸資料傳輸至該記憶體系統外部之該電路；及該從控晶片，其包含經組態以產生一第二週期信號之一第二週期信號產生單元、經組態以比較該第一週期信號與該第二週期信號之相位且產生碼之一碼產生單元及經組態以在根據該等碼判定之一時間將該傳輸資料傳輸至該主控晶片之一輸出控制單元。
    下文將參考附圖更詳細地闡述本發明之實例性實施例。然而，本發明可以不同形式體現且不應將其理解為侷限於本文中所述之實施例。而是，提供此等實施例旨在本揭示內容將係透徹及完整的，且將把本發明之範疇完全傳達給熟悉此項技術者。在本揭示內容通篇中，類似元件符號指代貫穿本發明之各種圖及實施例之類似部件。
    在以下說明中，雖然未在一圖式中展示，但晶片之間的信號傳輸係透過穿矽導通體(TSV)來實施，該等穿矽導通體將該等晶片彼此連接。
    圖1係根據本發明之一實施例之一積體電路系統之一組態圖。
    參考圖1，一積體電路系統包含一第一晶片110及一第二晶片120。本發明之實施例可應用於以下一積體電路系統：複數個晶片(其根據處理或PVT條件而具有不同操作速度)之操作時序應與該複數個晶片當中所規定之一個晶片之操作時序同步。
    第一晶片110包含經組態一產生一第一週期信號PER1之一第一週期信號產生單元111。第一晶片110將自該積體電路系統外部之一電路施加之一信號傳輸至第二晶片120，且將自第二晶片120傳輸之一信號(後文，稱為一「輸出信號OUT」)傳輸至該積體電路系統外部之電路。
    第一週期信號產生單元111產生第一週期信號PER1，其具有對應於相依於PVT條件而改變的第一晶片110之操作速度之一週期。第一週期信號PER1之週期對應於第一晶片110之操作速度之事實意指當第一晶片110之操作速度改變時，便反映出該改變且第一週期信號PER1之週期改變。若第一晶片110之操作速度變低，則第一週期信號PER1之週期拉長，且若第一晶片110之操作速度變快，則第一週期信號PER1之週期縮短。
    舉例而言，若第一晶片110係透過一晶片之操作速度藉由其降低之一過程製造(亦即，在該晶片之操作速度藉由其降低之PVT條件下)，則第一週期信號PER1之週期拉長，乃因該晶片中所包含之電路之延遲值增加。相反，若第一晶片110係透過一晶片之操作速度藉由其增加之一過程製造(亦即，在該晶片之操作速度藉由其增加之PVT條件下)，第一週期信號PER1之週期縮短，乃因該晶片中所包含之電路之延遲值降低。
    此外，在第一週期信號PER1中反映出相依於PVT條件的第一晶片110之操作速度改變之一程度。更具體而言，在第一晶片110之操作速度極大地受PVT條件影響(更具體而言，即使當PVT條件輕微變化時，第一晶片110之操作速度亦極大地改變)之情形下，第一週期信號PER1之週期極大地受PVT條件影響(更具體而言，即使當PVT條件輕微變化時，第一週期信號PER1之週期亦極大地改變)。相反，在第一晶片110之操作速度較少地受PVT條件影響(更具體而言，當與以上情況相比較時，根據PVT條件之變化的第一晶片110之操作速度之一改變量係小)之情形下，第一週期信號PER1之週期較少地受PVT條件影響(更具體而言，當與以上情況相比較時，根據PVT條件之變化的第一週期信號PER1之週期之一改變量係小)。由於第一週期信號產生單元111係第一晶片110中所包含之一電路，因此第一週期信號產生單元111係透過與第一晶片110中所包含之其他電路相同之過程製造。第一週期信號產生單元111可包含一振盪器。
    第二晶片120包含：一第二週期信號產生單元121，其經組態以產生一第二週期信號PER2；一碼產生單元122，其經組態以產生對應於第一週期信號PER1與第二週期信號PER2之週期之間的差的碼CODE<0:A>；及一延遲單元123，其經組態以將輸出信號OUT延遲相依於碼CODE<0:A>而改變之一延遲值。
    第二週期信號產生單元121產生第二週期信號PER2，其具有對應於相依於PVT條件而改變的第二晶片120之操作速度之一週期。第二晶片120、第二週期信號產生單元121及第二週期信號PER2之間的關係與第一晶片110、第一週期信號產生單元111及第一週期信號PER1之間的關係相同。第二週期信號產生單元121可包含一振盪器。
    為確保第一晶片110之操作速度與第二晶片120之操作速度之間的差在第一週期信號PER1與第二週期信號PER2之間的差中得到反映，第一週期信號產生單元111及第二週期信號產生單元121可藉由相同電路組態。在此實例中，由於第一週期信號產生單元111及第二週期信號產生單元121具有相同電路結構，因此其週期之間的差(舉例而言)僅係由其延遲值之間的差引發。
    碼產生單元122計數由第一晶片110之一參考時鐘產生單元112產生之一參考時鐘REFCLK，且產生對應於第一週期信號PER1與第二週期信號PER2之週期之間的差的碼CODE<0:A>。碼CODE<0:A>可係藉由計數在對應於第一週期信號PER1與第二週期信號PER2之週期之間的差的一間隔期間之參考時鐘REFCLK而產生，或碼CODE<0:A>可係藉由使用藉由計數在對應於第一週期信號PER1之一間隔期間之參考時鐘REFCLK所獲得之一值與藉由計數在對應於第二週期信號PER2之一間隔期間之參考時鐘REFCLK所獲得之一值之間的差而產生。
    延遲單元123使用根據碼CODE<0:A>改變之延遲值將輸出信號OUT延遲。更具體而言，該延遲值或一信號在穿過延遲單元123時被延遲之量相依於碼CODE<0:A>而改變。為此目的，延遲單元123包含回應於碼CODE<0:A>而啟動或停用之複數個單元延遲區段(圖1中未展示)。輸出信號OUT藉由該複數個單元延遲區段當中啟動之單元延遲區段被延遲。
    此處，單元延遲區段對應於非同步延遲區段，該等非同步延遲區段不在與一時鐘信號同步之同時延遲輸入至其之信號。一積體電路通常包含一同步延遲電路及一非同步延遲電路兩者。第二晶片120包含複數個非同步延遲電路A_1至A_M及複數個同步延遲電路B_1至B_N。由於同步延遲電路B_1至B_N與一時鐘信號同步地操作，因此即使當因處理及PVT條件在晶片之操作速度之間引發一差時，所有晶片亦與相同時鐘信號同步地操作。然而，在非同步延遲電路A_1至A_M中，若因處理及PVT條件在晶片之操作速度之間引發一差，則當在晶片之間接收及傳輸信號時發生一時序變化。由於此事實，一操作限度降低。
    詳細地，上文所闡述之時序變化係由定位在同步延遲電路B_N之後信號OUT穿過其的一或多個非同步延遲電路A_M-1及A_M(參見圖1)(後文稱為「輸出端非同步延遲電路」)導致。即使當由於晶片操作速度之間的差而在最後同步延遲電路B_N之前發生一時序變化時，亦可在最後同步延遲電路B_N中藉由相同時鐘信號實現同步化。
    因此，輸出端非同步延遲電路A_M-1及A_M中所包含之非同步延遲電路中之某些或所有非同步延遲電路包含在延遲電路123中，該延遲單元具有根據本發明之實施例中之碼CODE<0:A>判定之一延遲值。非同步延遲電路A_M-1及A_M中之每一者包含至少一個單元延遲區段。下文將基於上文所闡述之組態闡述圖1中所展示之積體電路系統之操作。若將用於將第二晶片120之輸出信號OUT輸出至該積體電路系統外部之一電路之一命令(後文稱為一「輸出命令CMD_OUT」)施加至第一晶片110，則第一晶片110將輸出命令CMD_OUT傳輸至第二晶片120。藉由輸出命令CMD_OUT在第二晶片120中產生之一信號IN在穿過複數個同步延遲電路B_1至B_N及複數個非同步延遲電路A_1至A_M之後作為輸出信號OUT輸出，且將輸出信號OUT輸出至第一晶片110。
    第一週期信號產生單元111產生第一週期信號PER1，其具有對應於第一晶片110之操作速度之週期，且第二週期信號產生單元121產生第二週期信號PER2，其具有對應於第二晶片120之操作速度之週期。碼產生單元122計數在參考時鐘產生單元112中產生之參考時鐘REFCLK，且產生對應於第一週期信號PER1與第二週期信號PER2之週期之間的差的碼CODE<0:A>。延遲單元123之延遲值係回應於碼CODE<0:A>而判定(更具體而言，增加或降低)。
    因此，根據第一週期信號PER1與第二週期信號PER2之週期之間的差判定第二晶片120將輸出信號OUT傳輸至第一晶片110之一時間。如上文所闡述，第一週期信號PER1與第二週期信號PER2之週期之間的差對應於第一晶片110與第二晶片120之操作速度之間的差。因此，根據第一晶片110與第二晶片120之操作速度之間的差判定第二晶片120將輸出信號OUT傳輸至第一晶片110之時間。
    舉例而言，當第一晶片110之操作速度快於第二晶片120之操作速度時，假定第一週期信號PER1之週期變成短於第二週期信號PER2之週期。在此實例中，延遲單元123之延遲值降低以回應於碼CODE<0:A>使輸出信號OUT被傳輸至第一晶片110之時間提前。
    相反，當第一晶片110之操作速度慢於第二晶片120之操作速度時，假定第一週期信號PER1之週期變成長於第二週期信號PER2之週期。在此實例中，延遲單元123之延遲值增加以回應於碼CODE<0:A>使輸出信號OUT被傳輸至第一晶片110之時間推遲。
    另外，第一晶片110及第二晶片120可以相同方式組態。舉例而言，當堆疊第一晶片110及第二晶片120時，第一晶片110及第二晶片120係用於執行所規定功能之晶片。在此設計中，在第一晶片110及第二晶片120之組件元件當中僅啟動執行所規定功能必須之組件元件，以使得第一晶片110及第二晶片120可執行所規定功能。
    詳細地，第一晶片110及第二晶片120中之每一者可包含第一週期信號產生單元111、第二週期信號產生單元121、碼產生單元122及延遲單元123。在其中第一晶片110係用於執行將自積體電路系統外部之電路施加之信號CMD_OUT傳輸至第二晶片120及將第二晶片120之輸出信號OUT傳輸至該積體電路系統外部之電路之功能的一晶片之實施例中，可在第一晶片110之組件元件當中啟動第一週期信號產生單元111。在其中第二晶片120係用於執行將其輸出信號傳輸至第一晶片110之一功能的一晶片之實施例中，可在第二晶片120之組件元件當中啟動第二週期信號產生單元121、碼產生單元122及延遲單元123，以使得第二晶片120可將根據碼CODE<0:A>延遲之信號OUT傳輸至第一晶片110。
    在根據本發明之實施例之積體電路系統中，可使其餘晶片(後文稱為「從控晶片」)之操作時序與複數個晶片當中與該積體電路系統外部之電路通信之一晶片之操作時序匹配，而不論處理及PVT條件之變化如何。藉由控制信號自從控晶片傳輸至主控晶片之時間，可在積體電路系統與該積體電路系統外部之電路之間的通信中保證一充分限度。在以上說明中，主控晶片對應於第一晶片110且其餘從控晶片對應於第二晶片120。
    圖2係圖1中所展示之積體電路系統之第二晶片120中所包含之碼產生單元122之一組態圖。
    圖2中所展示之碼產生單元122藉由使用藉由計數在對應於第一週期信號PER1之一間隔期間之參考時鐘REFCLK所獲得之一值與藉由計數在對應於第二週期信號PER2之一間隔期間之參考時鐘REFCLK所獲得之一值之間的一差來產生碼CODE<0:A>。
    參考圖2，碼產生單元122包含：一第一初級碼產生區段210，其經組態以計數參考時鐘REFCLK並產生對應於第一週期信號PER1之週期之第一初級碼PRE1<0:A>；一第二初級碼產生區段220，其經組態以計數參考時鐘REFCLK並產生對應於第二週期信號PER2之週期之第二初級碼PRE2<0:A>；及一結果計算區段230，其經組態以藉由使用第一初級碼PRE1<0:A>與第二初級碼PRE2<0:A>之間的差來產生碼CODE<0:A>。
    此後，將參考圖2闡述碼產生單元122之操作。
    第一初級碼產生區段210計數在對應於第一週期信號PER1之週期之間隔期間之參考時鐘REFCLK且產生第一初級碼PRE1<0:A>。此後，第一初級碼PRE1<0:A>之碼值對應於第一週期信號PER1之週期。第一初級碼產生區段210可包含一鎖存級(圖2中未展示)以用於儲存第一初級碼PRE1<0:A>。
    第二初級碼產生區段220計數在對應於第二週期信號PER2之週期之間隔期間之參考時鐘REFCLK，且產生第二初級碼PRE2<0:A>。因此，第二初級碼PRE2<0:A>之碼值對應於第二週期信號PER2之週期。第二初級碼產生區段220可包含一鎖存級(圖2中未展示)以用於儲存第二初級碼PRE2<0:A>。
    此處，初級碼PRE1<0:A>及PRE2<0:A>之碼值係根據週期信號PER1及PER2之週期之長度來判定。初級碼PRE1<0:A>及PRE2<0:A>係藉由計數在對應於一常數K(K係一自然數)之間隔期間之參考時鐘REFCLK乘以週期信號PER1及PER2之週期所獲得之值。在其中K大於1之實例中，初級碼產生區段210及220可包含分頻器(圖2中未展示)以用於增加週期信號PER1及PER2之週期。
    在其中初級碼PRE1<0:A>及PRE2<0:A>係藉由增加週期信號PER1及PER2之週期且計數在增加之間隔期間之參考時鐘REFCLK產生之實施例中，由於第一週期信號PER1與第二週期信號PER2之間的差亦增加，因此可在不降低參考時鐘REFCLK之週期之情形下改良碼產生單元之精度。
    結果計算區段230藉由使用第一初級碼PRE1<0:A>與第二初級碼PRE2<0:A>之間的差來產生碼CODE<0:A>。一常數L乘以第一初級碼PRE1<0:A>與第二初級碼PRE2<0:A>之間的差變成碼CODE<0:A>，且結果計算區段230可包含一電路以用於執行二進制碼之減法。當L不為1時，結果計算區段230可包含一計算電路以用於將L與第一初級碼PRE1<0:A>與第二初級碼PRE2<0:A>之間的差相乘。
    此處，L係藉由計算延遲單元123之延遲值如何相依於碼CODE<0:A>之值之一改變而改變來判定。當相依於碼CODE<0:A>之值之一改變的延遲單元123之延遲值之一改變增加時，將L之值設定為小。
    雖然在圖2中圖解說明碼產生單元122之一實例性實施例，但碼產生單元122之組態並不限於圖2中所展示之結構。舉例而言，碼產生單元122可由一脈衝信號產生級及一碼產生級構成，該脈衝信號產生級經組態以產生在對應於第一週期信號PER1及第二週期信號PER2之週期之間的差的一間隔期間啟動之一脈衝信號，該碼產生級經組態以藉由計數在當脈衝信號啟動時之間隔期間之參考時鐘REFCLK來產生碼CODE<0:A>。
    圖3係根據本發明之另一實施例之一積體電路系統之一組態圖。
    參考圖3，該積體電路系統包含一第一晶片310及一第二晶片320。雖然圖1中所展示之積體電路系統直接控制欲自第二晶片120傳輸至第一晶片110之信號之延遲值，但圖3中所展示之積體電路系統控制用於判定欲自第二晶片320傳輸至第一晶片310之一信號之輸出時間的一信號之延遲值。
    第一晶片310包含經組態以產生一第一週期信號PER1之一第一週期信號產生單元311。第一晶片310將自積體電路系統外部之一電路施加之一信號傳輸至第二晶片320，且第一晶片310將第二晶片320之輸出信號傳輸至該積體電路系統外部之該電路。
    第一週期信號產生單元311產生第一週期信號PER1，其具有對應於相依於PVT條件而改變的第一晶片310之操作速度之一週期。第一週期信號PER1之週期出於上文參考圖1所闡述之相同原因對應於第一晶片310之操作速度。第一週期信號產生單元311可包含一振盪器。
    第二晶片320包含：一第二週期信號產生單元321，其經組態以產生一第二週期信號PER2；一碼產生單元322，其經組態以產生對應於第一週期信號PER1與第二週期信號PER2之週期之間的差的碼CODE<0:A>；及一輸出控制單元323，其經組態以在根據碼CODE<0:A>判定之一時間將第二晶片320之一輸出信號OUT傳輸至第一晶片310。一內部電路324表示執行一積體電路之一操作之一電路(舉例而言，在一記憶體之情況下，對應於包含記憶體胞之一核心)。內部電路324產生欲作為輸出信號OUT傳輸之一信號IN。
    第二週期信號產生單元321產生第二週期信號PER2，其具有對應於相依於PVT條件而改變的第二晶片320之操作速度之一週期。第二晶片320、第二週期信號產生單元321及第二週期信號PER2之間的關係與圖1之第一晶片310、第一週期信號產生單元311及第一週期信號PER1之間的關係相同。第二週期信號產生單元321可包含一振盪器。
    為確保透過第一週期信號PER1與第二週期信號PER2之間的差反映出第一晶片310與第二晶片320之操作速度之間的差，第一週期信號產生單元311及第二週期信號產生單元321可藉由相同電路組態。
    碼產生單元322計數由第一晶片310之一參考時鐘產生單元312產生之一參考時鐘REFCLK，且產生對應於第一週期信號PER1與第二週期信號PER2之週期之間的差的碼CODE<0:A>。碼CODE<0:A>可係使用與上文參考圖1及圖2所闡述之方法相同之方法產生。
    輸出控制單元323在根據碼CODE<0:A>改變之一時間將第二晶片320之輸出信號OUT傳輸至第一晶片310。為達成此操作，輸出控制單元323包含：一選通區段323B，其經組態以在當一選通信號STB啟動之一時間將第二晶片320之輸出信號OUT傳輸至第一晶片310；及一延遲線323A，其經組態以根據碼CODE<0:A>控制選通信號STB之延遲值。延遲線323A包含回應於碼CODE<0:A>而啟動或停用之複數個單元延遲區段(圖3中未展示)。選通信號STB之延遲值係由該複數個單元延遲區段當中啟動之單元延遲區段判定。該等單元延遲區段對應於上文參考圖1所闡述之非同步延遲區段。
    選通信號STB係藉由使用一輸出命令CMD_OUT產生，該輸出命令CMD_OUT係自該積體電路系統外部之電路施加以輸出第二晶片320之輸出信號OUT。當輸出命令CMD_OUT穿過如上文參考圖1所闡述之同步延遲電路及非同步延遲電路時，產生選通信號STB。第一晶片310及第二晶片320之操作速度可因定位在一同步延遲電路B_N之後輸出命令CMD_OUT最後穿過的一或多個非同步延遲電路A_M-1及A_M(參見圖3)(後文稱為「輸出端非同步延遲電路」)而變成彼此不同，如上文參考圖1類似闡述。因此，輸出端非同步延遲電路A_M-1及A_M中所包含之一或多個非同步延遲電路中之某些或所有非同步延遲電路包含在延遲線323A中，且延遲值係根據本發明之實施例中之碼CODE<0:A>判定。
    下文將基於上文所闡述之組態闡述圖3中所展示之積體電路系統之整體操作。若將用於將第二晶片320之輸出信號OUT輸出至積體電路系統外部之電路之輸出命令CMD_OUT自積體電路系統外部之該電路施加至第一晶片310，則第一晶片310將輸出命令CMD_OUT傳輸至第二晶片320。第一週期信號產生單元311產生第一週期信號PER1，其具有對應於第一晶片310之操作速度之週期，且第二週期信號產生單元321產生第二週期信號PER2，其具有對應於第二晶片320之操作速度之週期。碼產生單元322計數在第一晶片310之參考時鐘產生單元312中產生之參考時鐘REFCLK，且碼產生單元322產生對應於第一週期信號PER1與第二週期信號PER2之週期之間的差的碼CODE<0:A>。輸出命令CMD_OUT在穿過複數個同步延遲電路B_1至B_N及複數個非同步延遲電路A_1至A_M之後作為選通信號STB輸出。複數個延遲電路A_1至A_M及B_1至B_N可對應於處理輸出命令CMD_OUT並產生選通信號STB之組件元件。
    由於延遲線323A之延遲值係藉由碼CODE<0:A>來判定，因此回應於碼CODE<0:A>判定選通信號STB啟動之時間。將回應於輸出命令CMD_OUT而自內部電路324輸出之信號IN儲存在選通區段323B中，且當選通信號STB啟動時將其作為輸出信號OUT傳輸。當選通信號STB啟動時，選通區段323B將輸出信號OUT自第二晶片320傳輸至第一晶片310。亦即，根據第一週期信號PER1與第二週期信號PER2之週期之間的差判定輸出信號OUT自第二晶片320傳輸至第一晶片310之時間。
    由於第一週期信號PER1與第二週期信號PER2之週期之間的差對應於第一晶片310與第二晶片320之操作速度之間的差，因此輸出信號OUT自第二晶片320傳輸至第一晶片310之時間係根據第一晶片310與第二晶片320之操作速度之間的差判定。延遲線323A之延遲值可根據碼CODE<0:A>之值增加或降低。
    圖1中所展示之積體電路系統及圖3中所展示之積體電路系統係不同的，乃因回應於碼CODE<0:A>而直接控制圖1之積體電路系統中之第二晶片120之輸出信號OUT之延遲值，且回應於碼CODE<0:A>而控制圖3之積體電路系統中之用於判定輸出信號OUT自第二晶片320傳輸至第一晶片310之時間之選通信號STB之延遲值。然而，圖1及圖3中所展示之積體電路系統在第二晶片310之輸出信號OUT傳輸至第一晶片310之時間係實質上根據第一晶片310與第二晶片320之操作速度之間的差來判定方面係相同，且圖3中所展示之積體電路系統之效應與圖1中所展示之積體電路系統之彼等效應相同。
    此外，第一晶片310及第二晶片320可以相同方式組態。舉例而言，當堆疊第一晶片310及第二晶片320時，第一晶片310及第二晶片320係用於執行所規定功能之晶片且在第一晶片310及第二晶片320之組件元件當中僅啟動執行所規定功能必須之組件元件。詳細地，第一晶片310及第二晶片320中之每一者可包含第一週期信號產生單元311、第二週期信號產生單元321、碼產生單元322及輸出控制單元323。在其中第一晶片310係用於執行將自積體電路系統外部之電路施加之信號CMD_OUT傳輸至第二晶片320及將第二晶片320之輸出信號OUT傳輸至該積體電路系統外部之該電路之功能的一晶片之實例中，可在第一晶片310之組件元件當中啟動第一週期信號產生單元311。在其中第二晶片320係用於執行將其輸出信號傳輸至第一晶片310之一功能的一晶片之實例中，可在第二晶片320之組件元件當中啟動第二週期信號產生單元321、碼產生單元322及輸出控制單元323，以使得第二晶片320可在根據碼CODE<0:A>判定之時間將其輸出信號OUT傳輸至第一晶片310。
    此後，將再次參考圖3闡述根據本發明之另一實施例之一記憶體系統之操作。在其中根據本發明之實施例之積體電路系統係一半導體記憶體系統之實例中，第一晶片310對應於一主控晶片，且第二晶片320對應於一從控晶片。主控晶片之內部組態及操作與第一晶片310之彼等內部組態及操作相同，且從控晶片之內部組態及操作與第二晶片320之彼等內部組態及操作相同。自該積體電路系統外部之電路施加至第一晶片310之一信號可包含一命令、一位址、資料等，且第二晶片320之一輸出信號OUT可包含資料等。
    主控晶片310包含經組態以產生一第一週期信號PER1之一第一週期信號產生單元(對應於該積體電路系統之第一週期信號產生單元311)。主控晶片310將自記憶體系統外部之一電路施加之一信號(一命令、一位址、資料等)傳輸至從控晶片320，且主控晶片310將自從控晶片320輸出之資料信號(對應於積體電路系統之輸出信號OUT)傳輸至該記憶體系統外部之該電路。
    第一週期信號產生單元311之功能與上文參考圖3中所展示之積體電路系統所闡述之彼等功能相同。
    從控晶片320包含：一第二週期信號產生單元321，其經組態以產生一第二週期信號PER2；一碼產生單元322，其經組態以產生對應於第一週期信號PER1與第二週期信號PER2之週期之間的差的碼CODE<0:A>；及一資料輸出控制單元(對應於積體電路系統中之輸出控制單元323)，其經組態以在根據碼CODE<0:A>判定之一時間將從控晶片320之輸出資料信號OUT傳輸至主控晶片310。
    第二週期信號產生單元321之功能與上文參考圖3中所展示之積體電路系統所闡述之彼等功能相同。
    為確保透過第一週期信號PER1與第二週期信號PER2之間的差反映出根據處理及PVT條件的主控晶片310與從控晶片320之操作速度之間的差，第一週期信號產生單元311及第二週期信號產生單元321可藉由相同電路組態。
    碼產生單元322使用藉由回應於參考時鐘REFCLK計數對應於第一週期信號PER1與第二週期信號PER2之週期之間的差的間隔所獲得之一值來產生CODE<0:A>，參考時鐘REFCLK係在主控晶片310之一參考時鐘產生單元(對應於積體電路系統之參考時鐘產生單元312)中產生。碼CODE<0:A>可係使用上文參考圖1所闡述之方法來產生。
    資料輸出控制單元323在根據碼CODE<0:A>改變之一時間將從控晶片320之輸出資料信號OUT傳輸至主控晶片310。為達成此操作，資料輸出控制單元323包含一選通區段323B，其經組態以在一選通信號STB啟動之一時間將從控晶片320之輸出資料信號OUT傳輸至主控晶片310，且資料輸出控制單元323亦包含一延遲線323A，其經組態以根據碼CODE<0:A>控制選通信號STB之延遲值。延遲線323A包含回應於碼CODE<0:A>而啟動或停用之複數個單元延遲區段(圖3中未展示)。選通信號STB之延遲值係由該複數個單元延遲區段當中啟動之單元延遲區段來判定。該等單元延遲區段對應於上文參考圖1所闡述之非同步延遲區段。
    選通信號STB可係藉由使用一資料讀取命令CMD_OUT來產生，該資料讀取命令CMD_OUT係自記憶體系統外部之電路施加以輸出從控晶片320之輸出資料信號OUT。資料讀取命令CMD_OUT穿過上文參考圖1所闡述之所有同步延遲電路及非同步延遲電路。主控晶片310及從控晶片320之操作速度可藉由資料讀取命令CMD_OUT穿過之輸出端非同步延遲電路A_M-1及A_M而變成彼此不同，如上文參考圖1類似地闡述。因此，輸出端非同步延遲電路A_M-1及A_M中所包含之一或多個非同步延遲電路中之某些或所有非同步延遲電路包含在延遲線323A中，且根據本發明之實施例在記憶體系統中根據碼CODE<0:A>來判定延遲值。
    此外，主控晶片310與從控晶片320之間的一命令、一位址、資料等之傳輸可係透過穿矽導通體(TSV)來實施，穿矽導通體係穿過主控晶片310及從控晶片320而形成。
    下文將基於上文所闡述之組態來闡述圖3中所展示之記憶體系統之整體操作。若將用於將自從控晶片320輸出之資料信號OUT輸出至記憶體系統外部之電路之資料讀取命令CMD_OUT施加至主控晶片310，則主控晶片310將資料讀取命令CMD_OUT傳輸至從控晶片320。第一週期信號產生單元311產生第一週期信號PER1，其具有對應於主控晶片310之操作速度之週期，且第二週期信號產生單元321產生第二週期信號PER2，其具有對應於從控晶片320之操作速度之週期。碼產生單元322計數在主控晶片310之參考時鐘產生單元312中產生之參考時鐘REFCLK，且產生對應於第一週期信號PER1與第二週期信號PER2之週期之間的差的碼CODE<0:A>。資料讀取命令CMD_OUT在穿過複數個同步延遲電路B_1至B_N及複數個非同步延遲電路A_1至A_M之後作為資料選通信號STB傳輸。更具體而言，該複數個延遲電路A_1至A_M及B_1至B_N處理資料讀取命令CMD_OUT且產生資料選通信號STB。
    由於延遲線323A之延遲值係由碼CODE<0:A>判定，因此資料選通信號STB啟動之時間係回應於碼CODE<0:A>而判定。將回應於資料讀取命令CMD_OUT而自一記憶體核心區(對應於積體電路系統之內部電路324)輸出之資料IN儲存在選通區段323B中，且當資料選通信號STB啟動時作為輸出資料信號OUT傳輸。當選通信號STB啟動時，選通區段323B將輸出資料信號OUT自從控晶片320傳輸至主控晶片310，且主控晶片310將輸出資料信號OUT輸出至半導體記憶體系統外部之電路。
    圖4係根據本發明之另一實施例之一積體電路系統之一組態圖。
    參考圖4，該積體電路系統包含一第一晶片410及一第二晶片420。
    圖4中所展示之積體電路系統與圖1中所展示之積體電路系統實質上相同，除了控制一輸出信號OUT之延遲值之一方法以外。因此，將關於此方法闡述圖4中所展示之積體電路系統。
    第一晶片410包含經組態以產生一第一週期信號PER1之一第一週期信號產生單元411。第一晶片410將自該積體電路系統外部之一電路施加之一信號傳輸至第二晶片420，且第一晶片410將自第二晶片420傳輸之一信號(對應於第二晶片420之一輸出信號OUT)傳輸至該積體電路系統外部之電路。
    第二晶片420包含：一第二週期信號產生單元421，其經組態以產生一第二週期信號PER2；一碼產生單元422，其經組態以比較第一週期信號PER1與第二週期信號PER2之相位且產生碼CODE<0:A>；及一延遲單元423，其經組態以將信號OUT延遲相依於碼CODE<0:A>而改變之一延遲值。
    碼產生單元422根據第一週期信號PER1之相位是早於還是晚於第二週期信號PER2之相位來產生碼CODE<0:A>並輸出碼CODE<0:A>。為達成此操作，碼產生單元422可包含一相位比較電路422A，其經組態以比較第一週期信號PER1與第二週期信號PER2之相位且產生一增加/減小信號UP/DN，且碼產生單元422亦可包含一計數電路422B，其經組態以回應於增加/減小信號UP/DN而產生碼CODE<0:A>。
    相位比較電路422A比較第一週期信號PER1與第二週期信號PER2之相位，且相位比較電路422A在第一週期信號PER1之相位早於第二週期信號PER2之相位(更具體而言，第一週期信號PER1之週期短於第二週期信號PER2之週期)時輸出下信號DN，且在第一週期信號PER1之相位晚於第二週期信號PER2之相位(更具體而言，第一週期信號PER1之週期長度第二週期信號PER2之週期)時輸出上信號UP。
    計數電路422B在初始化時輸出碼CODE<0:A>之初始值。此後，若相位比較電路422A輸出上信號UP，則計數電路422B增加碼CODE<0:A>之值，且若輸出下信號DN，則計數電路422B降低碼CODE<0:A>之值。若碼CODE<0:A>之值增加，則延遲電路423之延遲值增加，且若碼CODE<0:A>之值降低，則延遲電路423之延遲值降低。
    複數個延遲電路A_1至A_M及B_1至B_N以及按照根據碼CODE<0:A>改變之延遲值將輸出信號OUT傳輸至第一晶片410之一程序與上文參考圖1所闡述之複數個延遲電路及程序相同。
    由於比較第一週期信號PER1與第二週期信號PER2之週期且對應於第一週期信號PER1與第二週期信號PER2之相位之間的差產生碼CODE<0:A>，因此不如在圖1及圖3中所展示之積體電路系統中產生參考時鐘REFCLK。
    此外，第一晶片410及第二晶片420可以相同方式組態。舉例而言，當堆疊第一晶片410及第二晶片420時，判定第一晶片410及第二晶片420為用於執行所規定功能之晶片，且舉例而言，在第一晶片410及第二晶片420之組件元件當中僅啟動執行所規定功能必須之組件元件。詳細地，第一晶片410及第二晶片420中之每一者可包含第一週期信號產生單元411、第二週期信號產生單元421、碼產生單元422及延遲單元423。在其中第一晶片410係將自該積體電路系統外部之電路施加之一信號CMD_OUT傳輸至第二晶片420且將第二晶片420之輸出信號OUT傳輸至該積體電路系統外部之電路的一芯片之一實例中，可在第一晶片410之組件元件當中啟動第一週期信號產生單元411。在其中第二晶片420係用於執行將一輸出信號傳輸至第一晶片410之一功能的一晶片之一實例中，可在第二晶片420之組件元件當中啟動第二週期信號產生單元421、碼產生單元422及延遲單元423，以使得第二晶片420可將根據碼CODE<0:A>延遲之信號OUT傳輸至第一晶片410。
    圖5係根據本發明之另一實施例之一積體電路系統之一組態圖。
    參考圖5，該積體電路系統包含一第一晶片510及一第二晶片520。
    圖5中所展示之積體電路系統與圖3中所展示之積體電路系統實質上相同，除了控制一選通信號STB之延遲值之一方法以外。因此，將關於此方法闡述圖5中所展示之積體電路系統。
    第一晶片510包含經組態以產生一第一週期信號PER1之一第一週期信號產生單元511。第一晶片510將自該積體電路系統外部之一電路施加之一信號傳輸至第二晶片520，且第一晶片510將自第二晶片520傳輸之一信號(對應於第二晶片520之一輸出信號OUT)傳輸至該積體電路系統外部之電路。
    第二晶片520包含：一第二週期信號產生單元521，其經組態以產生一第二週期信號PER2；一碼產生單元522，其經組態以比較第一週期信號PER1與第二週期信號PER2之相位且產生碼CODE<0:A>；及一輸出控制單元523，其經組態以在根據碼CODE<0:A>判定之一時間將第二晶片520之輸出信號OUT傳輸至第一晶片510。
    碼產生單元522根據第一週期信號PER1之相位是早於還是晚於第二週期信號PER2之相位而產生碼CODE<0:A>並輸出碼CODE<0:A>。為達成此操作，碼產生單元522可包含一相位比較電路522A，其經組態以比較第一週期信號PER1與第二週期信號PER2之相位且產生一增加/減小信號UP/DN，且碼產生單元522亦可包含一計數電路522B，其經組態以回應於增加/減小信號UP/DN而產生碼CODE<0:A>。
    相位比較電路522A比較第一週期信號PER1與第二週期信號PER2之相位，且相位比較電路522A在第一週期信號PER1之相位早於第二週期信號PER2之相位(更具體而言，第一週期信號PER1之週期短於第二週期信號PER2之週期)時輸出下信號DN，且在第一週期信號PER1之相位晚於第二週期信號PER2之相位(更具體而言，第一週期信號PER1之週期長於第二週期信號PER2之週期)時輸出上信號UP。
    計數電路522B在初始化時輸出碼CODE<0:A>之初始值。此後，若相位比較電路522A輸出上信號UP，則計數電路522B增加碼CODE<0:A>之值，且若輸出下信號DN，則計數電路522B降低碼CODE<0:A>之值。若碼CODE<0:A>之值增加，則延遲單元523之延遲值增加，且若碼CODE<0:A>之值降低，則延遲單元523之延遲值降低。
    複數個延遲電路A_1至A_M及B_1至B_N以及產生一選通信號STB且在根據碼CODE<0:A>判定之時間將一輸出信號OUT傳輸至第一晶片510之一程序與上文參考圖3所闡述之複數個延遲電路及程序相同。
    類似於圖4中所展示之積體電路系統，由於比較第一週期信號PER1與第二週期信號PER2之相位且對應於第一週期信號PER1與第二週期信號PER2之相位之間的差產生碼CODE<0:A>，因此不如在圖1及圖3中所展示之積體電路系統中產生參考時鐘REFCLK。
    此外，第一晶片510及第二晶片520可以相同方式組態。舉例而言，當堆疊第一晶片510及第二晶片520時，第一晶片510及第二晶片520係用於執行所規定功能之晶片，且舉例而言，在第一晶片510及第二晶片520之組件元件當中僅啟動執行所規定功能必須之組件元件。詳細地，第一晶片510及第二晶片520中之每一者可包含第一週期信號產生單元511、第二週期信號產生單元521、碼產生單元522及輸出控制單元523。在其中第一晶片510係將自該積體電路系統外部之電路施加之一信號CMD_OUT傳輸至第二晶片520且將第二晶片520之輸出信號OUT傳輸至該積體電路系統外部之電路的一晶片之一實例中，可在第一晶片510之組件元件當中啟動第一週期信號產生單元511。在其中第二晶片520係將一輸出信號傳輸至第一晶片510的一晶片之一實例中，可在第二晶片520之組件元件當中啟動第二週期信號產生單元521、碼產生單元522及輸出控制單元523，以使得第二晶片520可在根據碼CODE<0:A>判定之時間將輸出信號OUT傳輸至第一晶片510。
    此後，將再次參考圖5闡述根據本發明之另一實施例之一記憶體系統之操作。將參考圖5闡述之記憶體系統實質上與上文參考圖3所闡述之記憶體系統相同，除了控制一選通信號STB之延遲值之一方法以外。因此，下文將主要關於此方法闡述該積體電路系統係一半導體記憶體系統之一實例。
    在其中該積體電路系統係一半導體記憶體系統之實例中，第一晶片510對應於一主控晶片，且第二晶片520對應於一從控晶片。主控晶片之內部組態及操作與第一晶片510之彼等內部組態及操作相同，且從控晶片之內部組態及操作與第二晶片520之彼等內部組態及操作相同。自該積體電路系統外部之電路施加至第一晶片510之一信號可包含一命令、一位址、資料等，且第二晶片520之一輸出信號OUT可包含資料等。
    主控晶片510包含經組態以產生一第一週期信號PER1之一第一週期信號產生單元511。主控晶片510將自該記憶體系統外部之一電路施加之一信號(一命令、一位址、資料等)傳輸至從控晶片520且主控晶片510將自從控晶片520傳輸之資料信號(對應於該積體電路系統之輸出信號OUT)傳輸至該記憶體系統外部之電路。
    從控晶片520包含：一第二週期信號產生單元521，其經組態以產生一第二週期信號PER2；一碼產生單元522，其經組態以比較第一週期信號PER1與第二週期信號PER2之相位且產生碼CODE<0:A>；及一資料輸出控制單元523，其經組態以在根據碼CODE<0:A>判定之一時間將從控晶片520之輸出資料信號OUT傳輸至主控晶片510。
    碼產生單元522根據第一週期信號PER1之相位是早於還是晚於第二週期信號PER2之相位而產生碼CODE<0:A>並輸出碼CODE<0:A>。為達成此操作，碼產生單元522可包含一相位比較電路522A，其經組態以比較第一週期信號PER1與第二週期信號PER2之相位且產生一增加/減小信號UP/DN，且碼產生單元522亦可包含一計數電路522B，其經組態以回應於增加/減小信號UP/DN而產生碼CODE<0:A>。
    相位比較電路522A比較第一週期信號PER1與第二週期信號PER2之相位，且相位比較電路522A在第一週期信號PER1之相位早於第二週期信號PER2之相位(更具體而言，第一週期信號PER1之週期短於第二週期信號PER2之週期)時輸出下信號DN，且在第一週期信號PER1之相位晚於第二週期信號PER2之相位(更具體而言，第一週期信號PER1之週期長於第二週期信號PER2之週期)時輸出上信號UP。
    計數電路522B在初始化時輸出碼CODE<0:A>之初始值。此後，若相位比較電路522A輸出上信號UP，則計數電路522B增加碼CODE<0:A>之值，且若輸出下信號DN，則計數電路522B降低碼CODE<0:A>之值。若碼CODE<0:A>之值增加，則延遲單元523之延遲值增加，且若碼CODE<0:A>之值降低，則延遲單元523之延遲值降低。
    複數個延遲電路A_1至A_M及B_1至B_N以及產生一選通信號STB且在根據碼CODE<0:A>判定之時間將資料信號OUT傳輸至主控晶片510之一程序與上文參考圖3所闡述之記憶體系統之複數個延遲電路及程序相同。
    由於比較第一週期信號PER1與第二週期信號PER2之相位，且對應於第一週期信號PER1與第二週期信號PER2之相位之間的差產生碼CODE<0:A>，因此可不如在圖5中所展示之記憶體系統中產生參考時鐘REFCLK。
    如自上文說明顯而易見，由於減小複數個晶片當中之操作時序變化，因此可保證一操作限度，且可確保一穩定操作並可改良一操作速度。
    雖然已關於具體實施例闡述了本發明，但熟習此項技術者應明瞭，可在不背離如以下申請專利範圍中所界定之本發明之精神及範疇之情形下做出各種改變及修改。
    110．．．第一晶片
    111．．．第一週期信號產生單元
    112．．．參考時鐘產生單元
    120．．．第二晶片
    121．．．第二週期信號產生單元
    122．．．碼產生單元
    123．．．延遲單元
    210．．．第一初級碼產生區段
    220．．．第二初級碼產生區段
    230．．．結果計算區段
    310．．．第一晶片
    311．．．第一週期信號產生單元
    312．．．參考時鐘產生單元
    320．．．第二晶片
    321．．．第二週期信號產生單元
    322．．．碼產生單元
    323．．．輸出控制單元
    323A．．．延遲線
    323B．．．選通區段
    324．．．內部電路
    410．．．第一晶片
    411．．．第一週期信號產生單元
    420．．．第二晶片
    421．．．第二週期信號產生單元
    422．．．碼產生單元
    422A．．．相位比較電路
    422B．．．計數電路
    423．．．延遲電路
    510．．．第一晶片
    511．．．第一週期信號產生單元
    520．．．第二晶片
    521．．．第二週期信號產生單元
    522．．．碼產生單元
    522A．．．相位比較電路
    522B．．．計數電路
    523．．．輸出控制單元
    A_1．．．非同步延遲電路
    A_2．．．非同步延遲電路
    A_M．．．非同步延遲電路
    A_M-1．．．非同步延遲電路
    B_1．．．同步延遲電路
    B_2．．．同步延遲電路
    B_3．．．同步延遲電路
    B_N．．．同步延遲電路
    CMD_OUT．．．輸出命令
    CODE<0:A>．．．碼
    IN．．．信號
    OUT．．．輸出信號
    PER1．．．第一週期信號
    PER1<0:A>．．．第一初級碼
    PER2．．．第二週期信號
    PER2<0:A>．．．第二初級碼
    REFCLK．．．參考時鐘
    STB．．．選通信號
    UP/DN．．．增加/減小信號
    圖1係根據本發明之一實施例之一積體電路系統之一組態圖。
    圖2係圖1中所展示之積體電路系統之第二晶片中所包含之碼產生單元之一組態圖。
    圖3係根據本發明之另一實施例之一積體電路系統之一組態圖。
    圖4係根據本發明之另一實施例之一積體電路系統之一組態圖。
    圖5係根據本發明之另一實施例之一積體電路系統之一組態圖。
    110．．．第一晶片
    111．．．第一週期信號產生單元
    112．．．參考時鐘產生單元
    120．．．第二晶片
    121．．．第二週期信號產生單元
    122．．．碼產生單元
    123．．．延遲單元
    A_1．．．非同步延遲電路
    A_2．．．非同步延遲電路
    A_M-1．．．非同步延遲電路
    A_M．．．非同步延遲電路
    B_1．．．同步延遲電路
    B_2．．．同步延遲電路
    B_N．．．同步延遲電路
    CMD_OUT．．．輸出命令
    CODE<0:A>．．．碼
    IN．．．信號
    OUT．．．輸出信號
    PER1．．．第一週期信號
    PER2．．．第二週期信號
    REFCLK．．．參考時鐘
    权利要求:
    Claims (25)
    [1] 一種積體電路系統，其包括：一第一晶片，其包含經組態以產生一第一週期信號之一第一週期信號產生單元，該第一晶片將自該積體電路系統外部之一電路施加之一第一信號傳輸至一第二晶片及將自該第二晶片傳輸之一第二信號傳輸至該積體電路系統外部之該電路；及該第二晶片，其包含經組態以產生一第二週期信號之一第二週期信號產生單元、經組態以產生對應於該第一週期信號與該第二週期信號之週期之間的一差的碼之一碼產生單元及經組態以藉由使用根據該等碼改變之一延遲值來延遲該第二信號之一延遲單元。
    [2] 如請求項1之積體電路系統，其中該第一週期信號及該第二週期信號之該等週期根據過程、電壓及溫度(PVT)條件改變。
    [3] 如請求項1之積體電路系統，其中該碼產生單元經組態以計數在該第一晶片中產生之一參考時鐘且產生對應於該第一週期信號與該第二週期信號之該等週期之間的該差的該等碼。
    [4] 如請求項1之積體電路系統，其中該第一週期信號產生單元及該第二週期信號產生單元包括由相同電路構成之振盪器。
    [5] 如請求項1之積體電路系統，其中該延遲單元包括回應於該等碼而啟動或停用之複數個單元延遲區段。
    [6] 如請求項5之積體電路系統，其中該複數個單元延遲區段在一信號不與一時鐘同步之情形下延遲該信號。
    [7] 如請求項3之積體電路系統，其中該碼產生單元包括：一第一初級碼產生區段，其經組態以計數該參考時鐘且產生對應於該第一週期信號之該週期之第一初級碼；一第二初級碼產生區段，其經組態以計數該參考時鐘且產生對應於該第二週期信號之該週期之第二初級碼；及一結果計算區段，其經組態以藉由使用該等第一初級碼與該等第二初級碼之間的一差產生該等碼。
    [8] 一種積體電路系統，其包括：一第一晶片，其包含經組態以產生一第一週期信號之一第一週期信號產生單元，該第一晶片將自該積體電路系統外部之一電路施加之一第一信號傳輸至一第二晶片及將自該第二晶片傳輸之一第二信號傳輸至該積體電路系統外部之該電路；及該第二晶片，其包含經組態以產生一第二週期信號之一第二週期信號產生單元、經組態以產生對應於該第一週期信號與該第二週期信號之週期之間的一差的碼之一碼產生單元及經組態以在根據該等碼判定之一時間將該第二信號傳輸至該第一晶片之一輸出控制單元。
    [9] 如請求項8之積體電路系統，其中該第一週期信號及該第二週期信號之該等週期根據PVT條件改變。
    [10] 如請求項8之積體電路系統，其中該碼產生單元經組態以計數在該第一晶片中產生之一參考時鐘且產生對應於該第一週期信號與該第二週期信號之該等週期之間的該差的該等碼。
    [11] 如請求項8之積體電路系統，其中該輸出控制單元包括：一選通區段，其經組態以在一選通信號啟動之一時間將該第二信號傳輸至該第一晶片；及一延遲線，其經組態以根據該等碼控制該選通信號之一延遲值。
    [12] 如請求項11之積體電路系統，其中該延遲線包括回應於該等碼而啟動或停用之複數個單元延遲區段。
    [13] 如請求項12之積體電路系統，其中該複數個單元延遲區段在一信號不與一時鐘同步之情形下延遲該信號。
    [14] 一種記憶體系統，其包括：一主控晶片，其包含經組態以產生一第一週期信號之一第一週期信號產生單元，該主控晶片將自該記憶體系統外部之一電路施加之一命令、一位址及資料傳輸至一從控晶片及將自該從控晶片傳輸之輸出資料傳輸至該記憶體系統外部之該電路；及該從控晶片，其包括經組態以產生一第二週期信號之一第二週期信號產生單元、經組態以產生對應於該第一週期信號與該第二週期信號之週期之間的一差的碼之一碼產生單元及經組態以在根據該等碼判定之一時間將該輸出資料傳輸至該主控晶片之一資料輸出控制單元。
    [15] 如請求項14之記憶體系統，其中該第一週期信號及該第二週期信號之該等週期根據PVT條件改變。
    [16] 如請求項14之記憶體系統，其中該碼產生單元經組態以計數在該主控晶片中產生之一參考時鐘且產生對應於該第一週期信號與該第二週期信號之該等週期之間的該差的該等碼。
    [17] 如請求項14之記憶體系統，其中該資料輸出控制單元包括：一選通區段，其經組態以在一選通信號啟動之一時間將傳輸資料傳輸至該主控晶片；及一延遲線，其經組態以根據該等碼控制該選通信號之一延遲值。
    [18] 如請求項14之記憶體系統，其中該命令、該位址、該資料及該輸出資料在該主控晶片與該從控晶片之間的傳輸係透過穿過該主控晶片及該從控晶片形成之穿矽導通體來實施。
    [19] 一種積體電路系統，其包括：一第一晶片，其包含經組態以產生一第一週期信號之一第一週期信號產生單元，該第一晶片將自該積體電路系統外部之一電路施加之一第一信號傳輸至一第二晶片及將自該第二晶片傳輸之一第二信號傳輸至該積體電路系統外部之該電路；及該第二晶片，其包含經組態以產生一第二週期信號之一第二週期信號產生單元、經組態以比較該第一週期信號與該第二週期信號之相位且產生碼之一碼產生單元及經組態以藉由使用根據該等碼改變之一延遲值來延遲該第二信號之一延遲單元。
    [20] 一種積體電路系統，其包括：一第一晶片，其包含經組態以產生一第一週期信號之一第一週期信號產生單元，該第一晶片將自該積體電路系統外部之一電路施加之一第一信號傳輸至一第二晶片及將自該第二晶片傳輸之一第二信號傳輸至該積體電路系統外部之該電路；及該第二晶片，其包含經組態以產生一第二週期信號之一第二週期信號產生單元、經組態以比較該第一週期信號與該第二週期信號之相位且產生碼之一碼產生單元及經組態以在根據該等碼判定之一時間將該第二信號傳輸至該第一晶片之一輸出控制單元。
    [21] 一種記憶體系統，其包括：一主控晶片，其包含經組態以產生一第一週期信號之一第一週期信號產生單元，該主控晶片將自該記憶體系統外部之一電路施加之一命令、一位址及資料傳輸至一從控晶片及將自該從控晶片傳輸之傳輸資料傳輸至該記憶體系統外部之該電路；及該從控晶片，其包含經組態以產生一第二週期信號之一第二週期信號產生單元、經組態以比較該第一週期信號與該第二週期信號之相位且產生碼之一碼產生單元及經組態以在根據該等碼判定之一時間將該傳輸資料傳輸至該主控晶片之一輸出控制單元。
    [22] 一種積體電路，其包括：一第一晶片，其包含經組態以產生一第一週期信號之一第一週期信號產生單元、經組態以產生一第二週期信號之一第二週期信號產生單元、經組態以產生對應於該第一週期信號與該第二週期信號之週期之間的一差的碼之一碼產生單元及經組態以藉由使用根據該等碼改變之一延遲值來延遲一信號之一延遲單元；及一第二晶片，其具有與該第一晶片相同之結構，其中該第一晶片啟動該第一週期信號產生單元，將自該積體電路系統外部之一電路施加之一第一信號傳輸至該第二晶片，且將自該第二晶片傳輸之一第二信號傳輸至該積體電路系統外部之該電路，且其中該第二晶片啟動該第二週期信號產生單元、該碼產生單元及該延遲單元，且該經啟動的第二週期信號產生單元產生該第二週期信號，該經啟動的碼產生單元產生對應於該第一週期信號與該第二週期信號之該等週期之間的該差的該等碼，且該經啟動的延遲單元藉由使用根據該等碼改變之該延遲值來延遲該第二信號。
    [23] 一種積體電路系統，其包括：一第一晶片，其包含經組態以產生一第一週期信號之一第一週期信號產生單元、經組態以產生一第二週期信號之一第二週期信號產生單元、經組態以產生對應於該第一週期信號與該第二週期信號之週期之間的一差的碼之一碼產生單元及經組態以在根據該等碼判定之一時間傳輸一信號之一輸出控制單元；及一第二晶片，其具有與該第一晶片相同之結構，其中該第一晶片啟動該第一週期信號產生單元，將自該積體電路系統外部之一電路施加之一第一信號傳輸至該第二晶片，且將自該第二晶片傳輸之一第二信號傳輸至該積體電路系統外部之該電路，且其中該第二晶片啟動該第二週期信號產生單元、該碼產生單元及該輸出控制單元，且該經啟動的第二週期信號產生單元產生該第二週期信號，該經啟動的碼產生單元產生對應於該第一週期信號與該第二週期信號之該等週期之間的該差的該等碼，且該經啟動的輸出控制單元在根據該等碼判定之該時間將該第二信號傳輸至該第一晶片。
    [24] 一種積體電路系統，其包括：一第一晶片，其包含經組態以產生一第一週期信號之一第一週期信號產生單元、經組態以產生一第二週期信號之一第二週期信號產生單元、經組態以比較該第一週期信號與該第二週期信號之相位且產生碼之一碼產生單元及經組態以藉由使用根據該等碼改變之一延遲值來延遲一信號之一延遲單元；及一第二晶片，其具有與該第一晶片相同之結構，其中該第一晶片啟動該第一週期信號產生單元，將自該積體電路系統外部之一電路施加之一第一信號傳輸至該第二晶片，且將自該第二晶片傳輸之一第二信號傳輸至該積體電路系統外部之該電路，且其中該第二晶片啟動該第二週期信號產生單元、該碼產生單元及該延遲單元，且該經啟動的第二週期信號產生單元產生該第二週期信號，該經啟動的碼產生單元比較該第一週期信號與該第二週期信號之該等相位且產生該等碼，且該經啟動的延遲單元藉由使用根據該等碼改變之該延遲值來延遲該第二信號。
    [25] 一種積體電路系統，其包括：一第一晶片，其包含經組態以產生一第一週期信號之一第一週期信號產生單元、經組態以產生一第二週期信號之一第二週期信號產生單元、經組態以比較該第一週期信號與該第二週期信號之相位且產生碼之一碼產生單元及經組態以在根據該等碼判定之一時間傳輸一信號之一輸出控制單元；且其中該第二晶片具有與該第一晶片相同之結構，其中該第一晶片啟動該第一週期信號產生單元，將自該積體電路系統外部之一電路施加之一第一信號傳輸至該第二晶片，且將自該第二晶片傳輸之一第二信號傳輸至該積體電路系統外部之該電路，且其中該第二晶片啟動該第二週期信號產生單元、該碼產生單元及該輸出控制單元，該經啟動的第二週期信號產生單元產生該第二週期信號，該經啟動的碼產生單元比較該第一週期信號與該第二週期信號之該等相位且產生該等碼，且該經啟動的輸出控制單元在根據該等碼判定之該時間將該第二信號傳輸至該第一晶片。
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